华为韬定律论文更新：麒麟2026芯片性能大幅提升

华为半导体业务部总裁何庭波近日发布了关于“韬定律”的新论文，特别关注了LogicFolding技术在功耗与发热方面的表现，并公布了麒麟2026的重要测试数据。论文指出，传统认为垂直堆叠晶体管会增加功率密度和发热，而麒麟2026的实测结果则显示出相反的趋势。该芯片的晶体管密度提升了55%，在性能相同条件下，NPU的功耗降低达66%、GPU下降58%、CPU性能核降低41%。

具体而言，麒麟2026是首款采用LogicFolding的移动系统芯片（SoC），其晶体管密度从前代的约1.55亿颗/mm²提升至2.38亿颗/mm²。论文指出，这一幅度相当于过去三年通过传统技术获得的晶体管密度增加值。同时，LogicFolding在功耗方面的优势也明显。在与麒麟9030 Pro性能持平的条件下，麒麟2026 NPU以29 TOPS算力运行时，其频率降低了63%，电压从0.85V降至0.55V，功耗降低66%，功率密度下降73%。GPU在相同性能条件下电压降低200mV，功耗降低58%。在HNX测试中，CPU性能核以频率降低9%及电压降低200mV的情况下实现与前代相同的性能，功耗节省41%。

如果设定为极限性能，LogicFolding也能实现更高的性能。测试显示，在Turbo模式下，麒麟2026的NPU最高可达70 TOPS，性能提升141%；GPU帧率最高提升42%；CPU性能在HNX测试中最高提升18%。何庭波在论文中解释，现代芯片的能耗主要源于数据和信号内部移动，而不是晶体管的计算。LogicFolding通过折叠长距离走线为短距离垂直连接，大幅缩短信号传输路径，降低互连电容和能耗。实测数据表示，折叠后的核心布线长度减少20%，某些关键路径缩短70%。 千亿球友会

在工艺方面，麒麟2026采用1.5μm的混合键合间距，拥有约5000万个垂直互连，10%-15%用于信号传输。论文透露，麒麟2027的样片已将混合键合间距缩小至1μm，垂直互连数量超1亿，未来还计划缩小至720nm，并实现超过2亿个垂直互连。尽管如此，论文也指出LogicFolding并不意味着芯片会自动省电，麒麟2026的低功耗源于对LogicFolding性能和时延余量的合理利用。若全力追求性能，其功率密度可能超过前代。

目前，麒麟2026对LogicFolding的应用相对谨慎，仅在收益明显的关键路径上进行选择性的折叠，并结合热感知布局，避免高发热模块直接叠加。论文还透露，麒麟2026的CPU性能核频率达到了3.1GHz，未来3-5年LogicFolding将继续提升，有望推动CPU频率达到5GHz及更高。与之前对“韬定律”的解释相比，这次更新的最大亮点是麒麟2026提供了NPU、GPU、CPU三大核心模块的具体测试数据，特别是在晶体管密度提升55%的同时，GPU和NPU的功耗也显著降低。

• • 2026-09-05
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